Zur Frage, wie AMD seine RDNA2-Grafikchips mit den angezeigten vergleichsweise kleinen Speicherinterfaces auf Touren bekommt, ist immer noch nichts wirklich griffiges bekannt – dies wird wohl bis zur offiziellen RDNA2-Vorstellung das Geheimnis von AMD bleiben. Aus unserem Forum kommt hierzu eine interessante These über ein Kombi-Speicherinterfaces, welches GDDR6 und HBM2 beherrscht und auch beides zusammen (auf den größeren RDNA2-Karten) nutzen soll. Was sich erst einmal "leicht" irrational anhört, wird zum einen durch diverse Treiber-Einträge gedeckt, welche speziell zum Navi-21-Chip sowohl Hinweise auf GDDR6- als auch HBM2-Speicher liefern – und zum anderen auch gut begründet, gerade in Bezug auf die übliche Sollbruchstellen von solcherart Thesen. Lesenswert hierzu sind die Foren-Postings No.1, No.2 und No.3, im groben soll es danach auf ein 256 Bit GDDR6-Interface sowie ein 1024 Bit HBM2e-Interface hinauslaufen, an welchem beiderseits 8 GB Speicher hängen. Beide Interface werden somit kombiniert und erreichen (auf hohem HBM2e-Takt) die doppelte Speicherbandbreite wie bei einem einfachen 256 Bit GDDR6-Interface – faktisch würde AMD sinngemäß wie mit einem 512 Bit GDDR6-Interface agieren, nur ohne dessen Platzbedarf.
Die zwei Speicherinterfaces und zwei Speichersorten hätten dann den Vorteil, dass man bei kleineren Lösungen variabel vorgehen kann: Im Mobile-Segment könnte man zugunsten des Stromverbrauchs nur das HBM2e-Interface nutzen, für Salvage-Lösungen im Desktop-Segment zugunsten des Preispunkts nur das GDDR6-Interface. Da beide Interfaces vergleichsweise klein bis maximal mittelgroß sind, spielt es dann auch keine Rolle, ob man das jeweils andere Interface bei diesen weiteren Verwendungsmöglichkeiten deaktiviert – vielmehr steigert dies sogar die Chip-Ausbeute, wenn man auch Chips mit Produktionsfehlern im Speicherinterface selber noch weiterverwenden kann. Der Mehraufwand würde somit primär im technologischen Bereich liegen, der Mehraufwand auf Transistoren-Seite bleibt gering, da ja zumindest bei der Top-Ausführung beide Speicherinterfaces auch zusammen genutzt werden. So zumindest diese These, welche reichlich gewagt klingt, aber zumindest von der Technik-Seite her doch recht gut begründet wurde. Nichtsdestotrotz handelt es sich um eine These – ein reines Gedankenspiel, welches nur eine mögliche Auflösung darstellt, jedoch keineswegs durch irgendeinen Leak oder Gerücht substantiell fundiert wurde.